Verilog HDL設計者を対象に、SystemVerilogで拡張された構文や新しい機能について説明します。回路記述向け、テストベンチ向けおよび新しい検証機能に分けて説明し、Verilog HDL設計者がSystemVerilogに移行するときの注意点を理解することができます。尚、本講座は「入門コース」ですが、HDL言語を知らない方向けのコースではありません。
| 講座名 | SystemVerilogセミナー(入門コース) |
|---|---|
| 講習期間 | 2日間 |
| 受講料(税込) | ￥107,800/人 |
| 講座概要 | 回路記述向けとテストベンチ向けに分けて、今までのVerilog HDLでの弱点と、それに対してSystemVerilogで拡張および新規に追加された機能を説明します。またSystemVerilogで導入された新しい検証機能である、「ランダム関数」、「カバレッジ」、「アサーション」についても概説します。なおこの新しい検証機能の説明は、弊社の「新しい検証技術」講座および「RTL設計上級 機能検証」講座と内容が一部重複します。アサーションの詳細はついては、別途「SystemVerilog（アサーションコース）」講座をご利用ください。 |
| レベル(技術開発カテゴリ) | 中級(ASIC/FPGA開発) |
| 受講対象者 | ・Verilog HDLによる設計実務１年程度の経験者 ・Verilog HDLによる検証実務１年程度の経験者 ・SystemVerilogで拡張された機能を知りたい方 |
| 前提知識 | ・Verilog HDLの文法知識。 ※限定的な知識しか使いませんので、設計/検証にVHDLをご使用の方も受講可能です。 ・UNIX/Linuxの操作知識。 ※簡単なものしか使いません。Windowsが操作できれば、対応可能です。 |
| 内容 | ・SystemVerilogの概要 ・SystemVerilogによるRTL記述の拡張 -新しいデータ型 -構造体と配列 -always文 -インターフェース、など ・SystemVerilogによるテストベンチ記述の拡張 -タスク・ファンクション -program、クロッキング、など ・ランダム関数 ・カバレッジ ・アサーション 講座テキストの目次はこちら |
| 演習 | 対面開催 ・LinuxのOS上でHDLシミュレータを用いて演習を行ないます。 ・演習においては、主にVerilog HDLの記述をSystemVerilogに変更してもらうことにより、強化された内容を理解して頂きます。 ・演習概要 -新しいデータ型の利用 -新しいalways文 -ステートマシン記述での列挙型 -インターフェースの記述 -programとクロッキング -新しいランダム関数 -データカバレッジの取得 -カウンタにおけるアサーション オンライン開催 ・Windows OSのPC上でAMD Xilinx社の Vivadoシミュレータを用いて演習を行ないます。 ※受講者の方が各自のPCにVivadoをインストールしてご準備下さい。 ・演習においては、主にVerilog HDLの記述をSystemVerilogに変更してもらうことにより、強化された内容を理解して頂きます。 ・演習概要 -新しいデータ型の利用 -新しいalways文 -ステートマシン記述での列挙型 -インターフェースの記述 -program -新しいランダム関数 -データカバレッジの取得 -カウンタにおけるアサーション |
| 日程 | 最新のスケジュールとお申込状況はこちらからご確認ください。 |
| 定員 | 対面：8名／オンライン：12名 （最小開催人数：4名） |
| 場所 | 対面：株式会社エッチ・ディー・ラボ／オンライン：Webex Meeting |
| 申し込み | 受講申込規約をご確認いただき、こちらよりお申し込みください。 |
| 問い合わせ | こちらよりお問い合わせください。 |