2022-04-19 / 最終更新日時 : 2022-04-19 trainingadmin 2022年4月

hdLab 講座アンケート 4/27～28「SystemVerilogセミナー(入門コース)」

2022-04-19 / 最終更新日時 : 2022-04-19 trainingadmin 2022年4月

hdLab 講座アンケート 4/19～20「論理回路基礎」

2022-03-29 / 最終更新日時 : 2022-03-29 trainingadmin 2022年4月

4/27(水)～4/28(木) Vitis HLSを使った高位合成

2022-03-29 / 最終更新日時 : 2022-04-21 trainingadmin 2022年4月

4/22(金) XILINX FPGA向けRTL設計スタイルガイドセミナー

2022-03-29 / 最終更新日時 : 2022-03-29 trainingadmin 2022年4月

4/21(木)～4/22(金) ［Verilo］ Xilinx/Vivadoツールを使ったRTL設計初級

2022-03-29 / 最終更新日時 : 2022-03-29 trainingadmin 2022年4月

4/20(水) SDKユーザのためのVITIS

2022-03-29 / 最終更新日時 : 2022-03-29 trainingadmin 2022年4月

4/18(月)～4/19(火) Vivado Design Suite でのFPGA設計導入

2022-03-29 / 最終更新日時 : 2022-03-29 trainingadmin 2022年4月

4/12(火)～4/13(水) Zynq UltraScale+ MPSoC システムアーキテクチャ

2022-03-29 / 最終更新日時 : 2022-03-29 trainingadmin 2022年4月

4/7(木)～4/8(金) Zynq SoC システムアーキテクチャ

2022-03-29 / 最終更新日時 : 2022-03-29 trainingadmin 2022年4月

4/6(水) Vivado Design Suite を使用したIPの管理