2020-12-25 / 最終更新日時 : 2023-04-17 atsuko hdLabトレーニング hdLabトレーニング：RTL設計中級 論理合成 HDL設計の実践講座です。ASICを設計するために必要な、論理合成ツールの初歩的な利用について学習します。論理合成はツールに依存する部分が大きいので、論理合成ツールを使いながら説明します。またツールの使い方だけではなく、 […]
2020-12-25 / 最終更新日時 : 2022-12-14 atsuko hdLabトレーニング hdLabトレーニング：RTL設計中級 機能検証 自分で設計した回路(RTL)を検証する手順／方法を学ぶことにより、検証精度の向上や効率化を図るための各種検証テクニックや検証手法を習得できます。 講座名 RTL設計中級 機能検証 講習期間 2日間 受講料(税込) ￥10 […]
2020-12-25 / 最終更新日時 : 2022-12-14 atsuko hdLabトレーニング hdLabトレーニング：SystemVerilogセミナー(入門コース) Verilog HDL設計者を対象に、SystemVerilogで拡張された構文や新しい機能について説明します。回路記述向け、テストベンチ向けおよび新しい検証機能に分けて説明し、Verilog HDL設計者がSystem […]
2020-12-25 / 最終更新日時 : 2023-04-17 atsuko hdLabトレーニング hdLabトレーニング：RTL設計上級 機能検証 新たな検証手法を習得する講座です。SystemVerilog言語を用いた記述方法を紹介します。検証の効率と精度を向上させる各種ノウハウを習得できます。テストプラン作成や非同期回路の検証などについても説明と演習を行います。 […]
2020-12-25 / 最終更新日時 : 2022-12-14 atsuko hdLabトレーニング hdLabトレーニング：SystemVerilogセミナー(アサーションコース) SystemVerilogの特徴の一つとして、アサーション（SVA）があります。近年、検証効率の向上やバグの迅速な検出方法として、アサーションで成功を収めた事例が増加しております。本講座では、SystemVerilog言 […]
